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OVM兌現SystemVerilog最初的"開放"承諾

 提到許多EDA公司發佈的所謂‘開放性’ 技術,包括OpenVera、Open MAST、Open Silicon、Open SystemC等各種名稱立即湧現在腦海中。但不幸的是,‘開放性’並不是一個定義明確的專業用語,許多號稱開放的技術實際上都會受到種種法律條款的約束,而阻礙了真正開放的實現。因此,EDA工程師可能會認為Cadence和Mentor Graphics公司最新推出的‘開放式驗證方法學’(OVM)也不過是老調重彈罷了。

 

不過,這一次情況不一樣。OVM是一種真正的開放式SystemVerilog工具庫和方法學套裝軟體,使用該軟體不會受到Cadence 或Mentor Graphics的任何限制。這種真正的開放性,以及其本身所包含的底層技術,將強有力地協助SystemVerilog實現最初的承諾,尤其是在與同類的其它封閉式方案相較時。

 

為了瞭解OVM的開放性可為整個產業帶來的好處,讓我們以一家EDA新創公司為例,這家公司具有一個可能徹底改變功能驗證的概念。由於它採用了OVM,因而無需重新開發SystemVerilog,便能夠毫無約束地實現自己的產品,即使它的新產品可能與Cadence/Mentor Graphics現有的驗證產品直接競爭。這樣一來,新創公司可以集中精力開發自己的‘秘密武器’,促進EDA新技術的推出,這顯然是整個產業的一大勝利,也是推動產業成長的一劑良方。

 

同樣地,一家系統公司或半導體公司內部的CAD部門可以採購商用 SystemVerilog解決方案,而不用自行開發內部工具或庫。不過,由於SoC設計常常包含了在多個擷取層上所編寫的複雜模組,以及用多種語言編寫的模組,因此可能更必須得在基本商用SystemVerilog解決方案的基礎上專門針對特定的公司要求進行定製化。

 

OVM 可使得CAD部門根據某一家公司的特別要求,不受限制地對供應商所提供的OVM工具庫和方法進行微調。藉由使用OVM,該公司將能夠把微調後獲得的原始程式碼對內或對外進行分配,以實現一個整合雙方優勢的解決方案:一個穩健的商用解決方案,可以任意地擴展和再分配,以解決不斷變化的設計和驗證問題。

 

不願僅依賴一家EDA供應商的用戶們會很高興地發現,OVM可在Cadence和Mentor Graphics的IEEE 1800 SystemVerilog支援平台之間提供無縫的互通作業性。這些用戶不必再被迫從三套不相容的基本工具庫和方法學之間作選擇了,現在他們可以選擇一種獲全球三分之二模擬工具支援的解決方案了。如果Synopsys公司也決定採納OVM,那麼此一比例還可提升到近百分之百。

 

在SystemVerilog 方法學領域,相較於那些在授權時還得附註‘其它權利與限制’條款的封閉性技術而言,OVM的開放性顯然與其形成了鮮明的對比。OVM所註冊的Apache 2.0授權提到了只在某些參考情況下才會終止授權,如某個獲授權者對其它獲授權者提起專利侵權訴訟。換言之,授權終止只在獲授權者試圖限制授權條款時使用。而在其它情況下,OVM的獲授權者可以不必知會Mentor Graphics或 Cadence而使用該產品,前提是只要保留所有版權通知,而且所有衍生工作都得在相同的開放授權下進行分配即可。

 

目前業界已出現一種‘開放疲勞’的趨勢,這是因為‘開放’這兩個字已經過於頻繁地運用在產品和組織上,但事實上卻又完全背離開放的本意。值得慶幸的是,OVM並非如此;它是兩家商業競爭對手從整個產業的利益出發,攜手合作提供的一種真正的開放式解決方案。這種穩健的、具互通作業性的解決方案是否有助於兌現 SystemVerilog的最初承諾?答案是顯而易見的。

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